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一種高穩(wěn)定度、高精度的相位幅度檢測裝置制造方法
【專利摘要】本發(fā)明公開了一種高穩(wěn)定度、高精度的相位幅度檢測裝置，該裝置既可用于加速器相幅穩(wěn)定系統(tǒng)分機中又可作為高精度相位計、檢波器使用。它由濾波器、變壓器、數(shù)控放大器、模數(shù)轉(zhuǎn)換器、數(shù)字處理單元、電源等部件組成，它通過數(shù)字處理單元控制數(shù)控放大器使模數(shù)轉(zhuǎn)換器工作在最佳采樣信號幅度并進行數(shù)字采樣，數(shù)字信號通過鎖相環(huán)、數(shù)字下變頻(DDC)、數(shù)字鑒相檢波等信號處理算法后，獲得相位差、幅度等數(shù)字信息。本發(fā)明具有高精度、高溫度穩(wěn)定性、高一致性與高可靠性等特點，特別適合用于加速器相幅穩(wěn)定系統(tǒng)或高精度相位計、檢波器。
【專利說明】一種高穩(wěn)定度、高精度的相位幅度檢測裝置

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及信號處理領(lǐng)域的一種高穩(wěn)定度、高精度的相位幅度檢測裝置，特別適 合用于加速器相幅穩(wěn)定系統(tǒng)或高精度相位計、檢波器。

【背景技術(shù)】
[0002] 相位幅度檢測在通信系統(tǒng)、穩(wěn)定系統(tǒng)、工業(yè)等領(lǐng)域中有廣泛的應(yīng)用，可用于電力系 統(tǒng)、離子加速器相幅穩(wěn)定系統(tǒng)和高精度相位幅度測試等。傳統(tǒng)的相位幅度檢測裝置多采用 模擬電路形式或分離式數(shù)字電路實現(xiàn)。模擬器件會因外部干擾或本身線路的原因產(chǎn)生各種 各樣的誤差，嚴(yán)重影響測量精度，而且長期相位幅度漂移大、溫度適應(yīng)性差，無法應(yīng)用于要 求精度高、穩(wěn)定性高和輸入信號干擾大的場合。使用分離式數(shù)字電路實現(xiàn)的相位幅度檢測 裝置原理和電路復(fù)雜，分離器件多，調(diào)試工作量大，溫度穩(wěn)定性和一致性差。


【發(fā)明內(nèi)容】

[0003] 本發(fā)明的目的在于避免上述【背景技術(shù)】中的不足之處而提供一種高穩(wěn)定度、高精度 的相位幅度檢測裝置，本發(fā)明以FPGA芯片為核心采用數(shù)字信號處理技術(shù)實現(xiàn)相位幅度檢 測，具有測量精度高、溫度穩(wěn)定性高、集成化程度高、一致性和可靠性高、調(diào)試簡單便于升級 等特點。
[0004] 本發(fā)明的目的是這樣實現(xiàn)的：一種高穩(wěn)定度、高精度的相位幅度檢測裝置，包括第 一濾波器1、第一變壓器2、第一數(shù)控放大器3、第一模數(shù)轉(zhuǎn)換器4、第二濾波器6、第二變壓器 7、第二數(shù)控放大器8、第二模數(shù)轉(zhuǎn)換器9和電源10,其特征在于：還包括數(shù)字處理單元5 ;其 中第一濾波器1將外部輸入的信號A濾除帶外雜散后由第一濾波器1出端2腳輸出到第一 變壓器2入端1腳，第一變壓器2進行阻抗變換后由第一變壓器2出端2腳輸出到第一數(shù) 控放大器3入端1腳；第一數(shù)控放大器3在數(shù)字處理單元5出端8腳輸出的數(shù)據(jù)位控制下 對第一變壓器2輸出的信號進行增益放大，之后輸出至第一模數(shù)轉(zhuǎn)換器4入端1腳；第一模 數(shù)轉(zhuǎn)換器4在數(shù)字處理單元5出端9腳輸出的工作模式控制信號的控制下對第一數(shù)控放大 器3輸出的信號進行模數(shù)轉(zhuǎn)換和過采樣，第一模數(shù)轉(zhuǎn)換器4出端3腳將采樣后的數(shù)字信號 輸出到數(shù)字處理單元5入端1腳，第一模數(shù)轉(zhuǎn)換器4出端2腳將飽和溢出信號輸出到數(shù)字 處理單元5入端2腳；
[0005] 其中，第二濾波器6將外部輸入的信號B濾除帶外雜散后由第二濾波器6出端2 腳輸出到第二變壓器7入端1腳，第二變壓器7進行阻抗變換后由第二變壓器7出端2腳 輸出到第二數(shù)控放大器8入端1腳；第二數(shù)控放大器8在數(shù)字處理單元5出端6腳輸出的 數(shù)據(jù)位控制下對第二變壓器7輸出的信號進行增益放大，之后輸出至第二模數(shù)轉(zhuǎn)換器9入 端1腳；第二模數(shù)轉(zhuǎn)換器9在數(shù)字處理單元5出端3腳輸出的工作模式控制信號的控制下 對第二數(shù)控放大器9輸出的信號進行模數(shù)轉(zhuǎn)換和過采樣，第二模數(shù)轉(zhuǎn)換器9出端3腳將采 樣后的數(shù)字信號輸出到數(shù)字處理單元5入端4腳，第二模數(shù)轉(zhuǎn)換器9出端2腳將飽和溢出 信號輸出到數(shù)字處理單元5入端5腳；
[0006] 數(shù)字處理單元5根據(jù)第一模數(shù)轉(zhuǎn)換器4輸出的飽和溢出信號產(chǎn)生用于控制第一數(shù) 控放大器的數(shù)據(jù)位控制信號，數(shù)字處理單元5根據(jù)第二模數(shù)轉(zhuǎn)換器9輸出的飽和溢出信號 產(chǎn)生用于控制第二數(shù)控放大器的數(shù)據(jù)位控制信號，數(shù)字處理單元5將第一模數(shù)轉(zhuǎn)換器4輸 出的數(shù)字信號和第二模數(shù)轉(zhuǎn)換器9輸出的數(shù)字信號進行鎖相環(huán)、數(shù)字下變頻和數(shù)字鑒相檢 波后，解調(diào)出相位數(shù)據(jù)和幅度數(shù)據(jù)由數(shù)字處理單元5出端7腳進行輸出。電源10入端1腳 與出入端口 C連接，電源10出端2、3、4腳與各部件相應(yīng)電源端并接。
[0007] 本發(fā)明的目的還可以通過以下措施達到：
[0008] 數(shù)字處理單元5包括恒溫晶振24、晶振27、電源及復(fù)位電路28、接口電路29、 DSP26 和 FPGA30 ;
[0009] 恒溫晶振24出端1腳輸出到時鐘模塊25入端1腳，為FPGA內(nèi)部的各模塊提供 同步時鐘；第一模數(shù)轉(zhuǎn)換器4出端3腳將采樣后的數(shù)字信號分別輸出到第一至第二乘法器 11、13的入端1腳；數(shù)控振蕩器15出端1腳輸出正交信號到第一乘法器11入端2腳，數(shù)控振 蕩器15出端2腳輸出同相信號到第二乘法器13入端2腳；第一乘法器11將采樣后的數(shù)字 信號和正交信號相乘后輸出至第一數(shù)字下變頻12,第一數(shù)字下變頻12在內(nèi)部同步時鐘同 步下對依次濾波和降采樣，得到低頻低速Q(mào)1信號并輸出至計算模塊20 ;第二乘法器13將 采樣后的數(shù)字信號和同相信號相乘后輸出至第二數(shù)字下變頻14,第二數(shù)字下變頻14在內(nèi) 部同步時鐘同步下對依次濾波和降采樣，得到低頻低速II信號并輸出至第一計算模塊20 ; 第一計算模塊20經(jīng)過反正切運算和平方根運算得到相位值h、和檢波值&，將相位值 分別送至環(huán)路濾波器21和接口模塊23,將檢波值&送至接口模塊23 ;環(huán)路濾波器21對相 位值Φ i進行環(huán)路濾波后輸出至數(shù)控振蕩器15 ;第一模數(shù)轉(zhuǎn)換器4出端2腳將飽和溢出信 號輸出到第一控制模塊31入端1腳，第一控制模塊根據(jù)飽和溢出信號產(chǎn)生用于控制第一數(shù) 控放大器的數(shù)據(jù)位控制信號，第一控制模塊31出端3腳連接第一模數(shù)轉(zhuǎn)換器4入端4腳， 用于第一數(shù)模轉(zhuǎn)換器工作模式的控制；
[0010] 數(shù)控振蕩器15出端1腳輸出正交信號到第三乘法器16入端2腳，數(shù)控振蕩器15 出端2腳輸出同相信號到第四乘法器18入端2腳；第三乘法器16將采樣后的數(shù)字信號和正 交信號相乘后輸出至第三數(shù)字下變頻17,第三數(shù)字下變頻17在內(nèi)部同步時鐘同步下對依 次濾波和降采樣，得到低頻低速Q(mào)2信號并輸出至計算模塊20 ;第四乘法器18將采樣后的 數(shù)字信號和同相信號相乘后輸出至第四數(shù)字下變頻19,第四數(shù)字下變頻19在內(nèi)部同步時 鐘同步下對依次濾波和降采樣，得到低頻低速12信號并輸出至第二計算模塊20 ;第二計算 模塊22經(jīng)過反正切運算和平方根運算得到相位值Φ2、檢波值&，并送至接口模塊23 ;第二 模數(shù)轉(zhuǎn)換器9出端2腳將飽和溢出信號輸出到第二控制模塊32入端1腳，第二控制模塊根 據(jù)飽和溢出信號產(chǎn)生用于控制第二數(shù)控放大器的數(shù)據(jù)位控制信號，第二控制模塊32出端3 腳連接第二模數(shù)轉(zhuǎn)換器9入端4腳，用于第二數(shù)模轉(zhuǎn)換器工作模式的控制；
[0011] 接口模塊23將相位值、和檢波值A(chǔ)i、相位值Φ2和檢波值&分別輸出到DSP26 的外部存儲器接口 EMIF模塊，在DSP26中實現(xiàn)相位值Φρ Φ2的差值計算、檢波值八1和檢 波值&轉(zhuǎn)換輸出及控制信息輸入、解析；晶振27出端1腳輸出的時鐘信號送到DSP26入端 5腳的時鐘模塊Clock ;電源及復(fù)位電路28監(jiān)測DSP26中的各路電源電壓以及在電壓非正 常時產(chǎn)生復(fù)位信號，送到DSP26入端4腳的復(fù)位RESET模塊；接口電路29與DSP26的SCI 接口和CAN接口相連接，用于將DSP26輸出的相位數(shù)據(jù)和幅度數(shù)據(jù)進行電平變換后對外輸 出。
[0012] 本發(fā)明與【背景技術(shù)】相比具有如下優(yōu)點：
[0013] 1.本發(fā)明以FPGA為基礎(chǔ)的數(shù)字處理單元5代替了模擬電路形式或分離式數(shù)字電 路為基礎(chǔ)的檢測裝置，具有集成化程度高、可靠性高、調(diào)試簡單等特點。
[0014] 2.本發(fā)明以FPGA芯片為核心采用數(shù)字信號處理技術(shù)實現(xiàn)相位幅度檢測，在FPGA 內(nèi)部實現(xiàn)數(shù)字鎖相環(huán)，利用鎖相環(huán)的相位跟蹤特性實現(xiàn)相位采樣，重構(gòu)輸出幅度，鎖相環(huán)對 閉環(huán)帶寬以外的雜散信號具有很好的抑制度，輸入信號具有很寬的帶寬，抗干擾性、通用性 和穩(wěn)定性增強；在FPGA內(nèi)部采用32位數(shù)據(jù)進行算法計算，減小了計算位數(shù)截斷誤差，具有 測量精度高的特點。
[0015] 3.本發(fā)明內(nèi)部數(shù)字下變頻、濾波、鑒相檢波等信號處理模塊全采用軟件算法實現(xiàn)， 具有一致性商、穩(wěn)定度商和功能便于升級的特點。

【專利附圖】

【附圖說明】
[0016] 圖1是本發(fā)明的電原理方框圖。
[0017] 圖2是本發(fā)明的數(shù)字處理單元5的電原理方框圖。

【具體實施方式】
[0018] 參照圖1、圖2,本發(fā)明包括第一濾波器1、第一變壓器2、第一數(shù)控放大器3、第一模 數(shù)轉(zhuǎn)換器4、數(shù)字處理單元5、第二濾波器6、第二變壓器7、第二數(shù)控放大器8、第二模數(shù)轉(zhuǎn)換 器9和電源10。圖1是本發(fā)明的電原理方框圖，實施例按圖1連接線路，其第一、第二濾波 器1、6根據(jù)應(yīng)用頻段不同采用不同頻段的市售LC帶通濾波器作為濾波器，其作用是濾除低 頻干擾與高頻干擾雜波，以及防止A/D轉(zhuǎn)換產(chǎn)生混疊。第一、第二變壓器采用市售射頻變壓 器ADT3-1T制作，其作用是提供1 :3的阻抗變換，把輸入的50歐阻抗變換為150歐輸入到 第一、第二數(shù)控放大器。第一、第二數(shù)控放大器米用市售高速全差分可控增益放大器AD8370 制作，其作用是將在數(shù)字處理單元5的控制下對輸入信號進行幅度放大或衰減以使第一、 第二模數(shù)轉(zhuǎn)換器工作在最佳采樣信號幅度。第一、第二模數(shù)轉(zhuǎn)換器采用市售12Bit高速AD 轉(zhuǎn)換器AD9626制作，其作用是在數(shù)字處理單元5的控制下，選擇相應(yīng)的工作模式，將模擬信 號轉(zhuǎn)換為數(shù)字采樣信號以二進制補碼的形式輸出到數(shù)字處理單元5,同時將飽和溢出信號 輸出到數(shù)字處理單元5,數(shù)字處理單元5根據(jù)飽和溢出信號調(diào)整數(shù)第一、第二控放大器的增 益。電源10采用市售開關(guān)電源調(diào)整器PTH05000、線性穩(wěn)壓器LT1764EQ-1. 8、LT1764EQ-3. 3 制作，其作用是提供各級部件直流工作電壓。
[0019] 本發(fā)明數(shù)字處理單元5的主要作用包括把數(shù)字采樣信號進行混頻、降采樣、濾 波、鑒相檢波等數(shù)字處理計算出相位、幅度等信息并輸出，提供相應(yīng)控制信號。它包括恒 溫晶振24、晶振27、電源及復(fù)位電路28、接口電路29、DSP26和FPGA30,圖2是本發(fā)明的 數(shù)字處理單元5的電原理方框圖，實施例按圖2連接線路。恒溫晶振24作用是提供數(shù)模 轉(zhuǎn)換器、FPGA30內(nèi)部各模塊所需的同步時鐘，實施例采用市售的恒溫控制石英晶體振蕩 器0X100B-S-GP-I@108M和時鐘分配緩沖器NB6L11制作。晶振27作用是提供DSP26各模 塊所需的定時時鐘，實施例采用市售的表面貼裝時鐘石英晶體振蕩器SCX011B-E40MCB和 反相器NL27WZ04DTT1制作。電源及復(fù)位電路28作用是為DSP26提供各種直流電壓，并 監(jiān)測各路電源電壓以便在電壓非正常時產(chǎn)生復(fù)位信號，復(fù)位信號輸入DSP26的復(fù)位RESET 模塊使DSP26產(chǎn)生復(fù)位，實施例采用市售的線性穩(wěn)壓器TPS767D301和集成電路三與門 SN74LVC1G11制作。接口電路29實施例采用市售的RS-485收發(fā)器MAX1482芯片和CAN高速 收發(fā)器TJA1040芯片制作，其作用是連接DSP26的SCI模塊和CAN模塊與出入端口 D實現(xiàn)接 口電平轉(zhuǎn)換，為數(shù)據(jù)輸出和控制輸入提供RS232/RS485串口及CAN總線接口。DSP26實例采 用市售的數(shù)字信號處理器TMS320F2812芯片制作，主要功能包括接收FPGA30解調(diào)的相位、 幅度等數(shù)據(jù)，并進行相位差值運算，通過SCI和CAN接口輸出相位差值和幅度等數(shù)據(jù)信息， 同時通過EMIF接口配置FPGA內(nèi)部各模塊參數(shù)。FPGA30實例采用市售的現(xiàn)場可編程門陣列 XC5VSX95T芯片制作，其作用是數(shù)字處理單元5的核心，主要完成數(shù)字下變頻、環(huán)路濾波器、 數(shù)控振蕩器、反正切運算和平方根運算等信號處理功能。在XC5VSX95T芯片中含有大量的 DSP48E模塊、RAM塊、CLB單元，DSP48E模塊可以實現(xiàn)數(shù)字相乘和累加，在開發(fā)工具ISE中具 有現(xiàn)成的CIC、FIR濾波器等數(shù)字信號處理的IP核，采用現(xiàn)成的IP核可以減少工作量與出 錯概率，在本實例中大部分?jǐn)?shù)據(jù)處理模塊都是由上述功能單元實現(xiàn)的。第一至第四乘法器 11、13、16、18由DSP48E單元中25x18補碼乘法器制作，各輸出兩路正交I、Q信號。數(shù)控振 蕩器15由相位累加器和正余弦查找表組成，相位累加器實現(xiàn)相位地址的累加，為提高精度 采用了 48位的累加器，由48位的AccumulatorIP核制作；正余弦查找表內(nèi)存儲正余弦波形 抽樣值（二進制編碼），經(jīng)相位地址尋址輸出，完成相位到幅度的轉(zhuǎn)換，正余弦查找表由四 個BlockRAM塊、四個18xl8MultiplerIP核和兩個AdderSubtracterIP核制作。第一至第四 數(shù)字下變頻12、14、17、19由CIC1、CIC2和FIR制作，實現(xiàn)同步濾波、同步降采樣的功能，把 108MSPS的高速采樣數(shù)據(jù)變?yōu)?25KSPS的低速數(shù)據(jù)。其中CICUCIC2由CICCompilerIP核制 作，抽取因子R1為9，R2為24 ;FIR由FIRCompilerIP核制作，抽取因子R3為4。第一至第 二計算模塊20、22分別實頊

【權(quán)利要求】
1. 一種高穩(wěn)定度、高精度的相位幅度檢測裝置，包括第一濾波器（1)、第一變壓器（2)、 第一數(shù)控放大器（3)、第一模數(shù)轉(zhuǎn)換器（4)、第二濾波器（6)、第二變壓器（7)、第二數(shù)控放大 器（8)、第二模數(shù)轉(zhuǎn)換器（9)和電源（10)，其特征在于：還包括數(shù)字處理單元（5);其中第一 濾波器（1)將外部輸入的信號A濾除帶外雜散后由第一濾波器（1)出端2腳輸出到第一變 壓器（2)入端1腳，第一變壓器（2)進行阻抗變換后由第一變壓器（2)出端2腳輸出到第 一數(shù)控放大器（3)入端1腳；第一數(shù)控放大器（3)在數(shù)字處理單元（5)出端8腳輸出的數(shù) 據(jù)位控制下對第一變壓器（2)輸出的信號進行增益放大，之后輸出至第一模數(shù)轉(zhuǎn)換器（4) 入端1腳；第一模數(shù)轉(zhuǎn)換器（4)在數(shù)字處理單元（5)出端9腳輸出的工作模式控制信號的 控制下對第一數(shù)控放大器（3)輸出的信號進行模數(shù)轉(zhuǎn)換和過采樣，第一模數(shù)轉(zhuǎn)換器（4)出 端3腳將采樣后的數(shù)字信號輸出到數(shù)字處理單元（5)入端1腳，第一模數(shù)轉(zhuǎn)換器（4)出端 2腳將飽和溢出信號輸出到數(shù)字處理單元（5)入端2腳； 其中，第二濾波器（6)將外部輸入的信號B濾除帶外雜散后由第二濾波器￠)出端2 腳輸出到第二變壓器（7)入端1腳，第二變壓器（7)進行阻抗變換后由第二變壓器（7)出 端2腳輸出到第二數(shù)控放大器（8)入端1腳；第二數(shù)控放大器（8)在數(shù)字處理單元（5)出 端6腳輸出的數(shù)據(jù)位控制下對第二變壓器（7)輸出的信號進行增益放大，之后輸出至第二 模數(shù)轉(zhuǎn)換器（9)入端1腳；第二模數(shù)轉(zhuǎn)換器（9)在數(shù)字處理單元（5)出端3腳輸出的工作 模式控制信號的控制下對第二數(shù)控放大器（9)輸出的信號進行模數(shù)轉(zhuǎn)換和過采樣，第二模 數(shù)轉(zhuǎn)換器（9)出端3腳將采樣后的數(shù)字信號輸出到數(shù)字處理單元（5)入端4腳，第二模數(shù) 轉(zhuǎn)換器（9)出端2腳將飽和溢出信號輸出到數(shù)字處理單元（5)入端5腳； 數(shù)字處理單元（5)根據(jù)第一模數(shù)轉(zhuǎn)換器（4)輸出的飽和溢出信號產(chǎn)生用于控制第一數(shù) 控放大器的數(shù)據(jù)位控制信號，數(shù)字處理單元（5)根據(jù)第二模數(shù)轉(zhuǎn)換器（9)輸出的飽和溢出 信號產(chǎn)生用于控制第二數(shù)控放大器的數(shù)據(jù)位控制信號，數(shù)字處理單元（5)將第一模數(shù)轉(zhuǎn)換 器（4)輸出的數(shù)字信號和第二模數(shù)轉(zhuǎn)換器（9)輸出的數(shù)字信號進行鎖相環(huán)、數(shù)字下變頻和 數(shù)字鑒相檢波后，解調(diào)出相位數(shù)據(jù)和幅度數(shù)據(jù)由數(shù)字處理單元（5)出端7腳進行輸出。電 源（10)出〗而2、3、4腳與各部件相應(yīng)電源〗而并接。
2. 根據(jù)權(quán)利要求1所述的一種高穩(wěn)定度、高精度的相位幅度檢測裝置，其特征在于： 數(shù)字處理單元（5)包括恒溫晶振（24)、晶振（27)、電源及復(fù)位電路（28)、接口電路（29)、 DSP (26)和 FPGA (30); 恒溫晶振（24)出端1腳輸出到時鐘模塊（25)入端1腳，為FPGA內(nèi)部的各模塊提供 同步時鐘；第一模數(shù)轉(zhuǎn)換器（4)出端3腳將采樣后的數(shù)字信號分別輸出到第一至第二乘法 器（11、13)的入端1腳；數(shù)控振蕩器（15)出端1腳輸出正交信號到第一乘法器（11)入端 2腳，數(shù)控振蕩器（15)出端2腳輸出同相信號到第二乘法器（13)入端2腳；第一乘法器 (11)將采樣后的數(shù)字信號和正交信號相乘后輸出至第一數(shù)字下變頻（12)，第一數(shù)字下變 頻（12)在內(nèi)部同步時鐘同步下對依次濾波和降采樣，得到低頻低速Q(mào)1信號并輸出至計算 模塊（20);第二乘法器（13)將采樣后的數(shù)字信號和同相信號相乘后輸出至第二數(shù)字下變 頻（14)，第二數(shù)字下變頻（14)在內(nèi)部同步時鐘同步下對依次濾波和降采樣，得到低頻低速 II信號并輸出至第一計算模塊（20);第一計算模塊（20)經(jīng)過反正切運算和平方根運算得 到相位值t、和檢波值4，將相位值分別送至環(huán)路濾波器（21)和接口模塊（23)，將檢 波值4送至接口模塊（23);環(huán)路濾波器（21)對相位值牝進行環(huán)路濾波后輸出至數(shù)控振 蕩器（15);第一模數(shù)轉(zhuǎn)換器（4)出端2腳將飽和溢出信號輸出到第一控制模塊（31)入端 1腳，第一控制模塊根據(jù)飽和溢出信號產(chǎn)生用于控制第一數(shù)控放大器的數(shù)據(jù)位控制信號，第 一控制模塊（31)出端3腳連接第一模數(shù)轉(zhuǎn)換器（4)入端4腳，用于第一數(shù)模轉(zhuǎn)換器工作模 式的控制； 數(shù)控振蕩器（15)出端1腳輸出正交信號到第三乘法器（16)入端2腳，數(shù)控振蕩器 (15)出端2腳輸出同相信號到第四乘法器（18)入端2腳；第三乘法器（16)將采樣后的數(shù) 字信號和正交信號相乘后輸出至第三數(shù)字下變頻（17)，第三數(shù)字下變頻（17)在內(nèi)部同步 時鐘同步下對依次濾波和降采樣，得到低頻低速Q(mào)2信號并輸出至計算模塊（20);第四乘法 器（18)將采樣后的數(shù)字信號和同相信號相乘后輸出至第四數(shù)字下變頻（19)，第四數(shù)字下 變頻（19)在內(nèi)部同步時鐘同步下對依次濾波和降采樣，得到低頻低速12信號并輸出至第 二計算模塊（20);第二計算模塊（22)經(jīng)過反正切運算和平方根運算得到相位值Φ 2、檢波 值&，并送至接口模塊（23);第二模數(shù)轉(zhuǎn)換器（9)出端2腳將飽和溢出信號輸出到第二控 制模塊（32)入端1腳，第二控制模塊根據(jù)飽和溢出信號產(chǎn)生用于控制第二數(shù)控放大器的數(shù) 據(jù)位控制信號，第二控制模塊（32)出端3腳連接第二模數(shù)轉(zhuǎn)換器（9)入端4腳，用于第二 數(shù)模轉(zhuǎn)換器工作模式的控制； 接口模塊（23)將相位值、和檢波值A(chǔ)i、相位值Φ2和檢波值&分別輸出到DSP(26) 的外部存儲器接口已皿正模塊，在05?(26)中實現(xiàn)相位值(351、(]52的差值計算、檢波值八 1和檢 波值&轉(zhuǎn)換輸出及控制信息輸入、解析；晶振（27)出端1腳輸出的時鐘信號送到DSP(26) 入端5腳的時鐘模塊Clock;電源及復(fù)位電路（28)監(jiān)測DSP(26)中的各路電源電壓以及在 電壓非正常時產(chǎn)生復(fù)位信號，送到DSP (26)入端4腳的復(fù)位RESET模塊；接口電路（29)與 DSP (26)的SCI接口和CAN接口相連接，用于將DSP (26)輸出的相位數(shù)據(jù)和幅度數(shù)據(jù)進行電 平變換后對外輸出。
【文檔編號】G01R25/00GK104090163SQ201410352384
【公開日】2014年10月8日 申請日期:2014年7月23日 優(yōu)先權(quán)日:2014年7月23日
【發(fā)明者】張紅濤, 李強, 李靖, 楊鎖強, 林興隆, 高煥英 申請人:中國電子科技集團公司第五十四研究所