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具有邊界掃描測試功能的管腳和包括該管腳的集成電路的制作方法
【專利摘要】本發(fā)明公開了一種具有邊界掃描測試功能的管腳和包括該管腳的集成電路。所述管腳包括至少一個邊界掃描寄存器、邊界掃描信號輸入引腳、邊界掃描信號輸出引腳以及從TAP控制器接收邊界掃描控制信號的TAP控制信號端。由于根據(jù)本發(fā)明所提供的管腳中集成了邊界掃描寄存器，從而減少了芯片實現(xiàn)過程中管腳的輸入、輸出和控制信號的JTAG測試邏輯在管腳以外的插入，同時在布局布線中，可以避免由于管腳的輸入、輸出和控制信號的JTAG測試邏輯的位置所帶來的時序方面的負(fù)面影響，有利于時序的快速收斂。
【專利說明】具有邊界掃描測試功能的管腳和包括該管腳的集成電路

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路領(lǐng)域，更具體地講，涉及一種內(nèi)置了邊界掃描寄存器的管腳和包括這種管腳的集成電路。

【背景技術(shù)】
[0002]邊界掃描技術(shù)是一種應(yīng)用于數(shù)字集成電路器件的測試性結(jié)構(gòu)設(shè)計方法。所謂“邊界”是指測試電路被設(shè)置在集成電路器件邏輯功能電路的四周，位于靠近器件輸入、輸出和控制引腳的邊界處。所謂“掃描”是指連接器件各輸入、輸出和控制引腳的測試電路實際上是一組串行移位寄存器，這種串行移位寄存器被叫做“掃描路徑”，沿著這條路徑可輸入由“O”和“ I ”組成的各種編碼，對電路進(jìn)行“掃描”式檢測，從輸出結(jié)果判斷其是否正確。
[0003]圖1為示出基于現(xiàn)有技術(shù)的集成電路芯片的頂層結(jié)構(gòu)的示意圖。如圖1所示，在每個將被測試的管腳(PAD)附近均布置有由寄存器和組合邏輯組成的邊界掃描寄存器(BSR:boundary scan register),同時,根據(jù)管腳是單一輸入、單一輸出、輸入輸出還是三態(tài)管腳而在其附近布置的邊界掃描寄存器的數(shù)量也不同。例如，對于如圖2所示的具有輸入引腳input、輸出引腳output和控制引腳control的三態(tài)管腳,其附近應(yīng)布置三個邊界掃描寄存器。
[0004]如圖1所示，所有的邊界掃描寄存器均連接到集成電路信號內(nèi)部邏輯(Core)，且所有的邊界掃描寄存器按照移動的順序連接起來，從而構(gòu)成一根JTAG掃描鏈。用于JTAG掃描測試的測試數(shù)據(jù)輸入(TDI)、測試時鐘輸入(TCK)、測試模式選擇(TMS)、測試復(fù)位輸入(TRST)和測試數(shù)據(jù)輸出(TDO)相關(guān)的信號由測試訪問端口(TAP)控制器提供或輸入到TAP控制器，從而由TAP控制器實現(xiàn)JTAG掃描鏈的控制，從而實現(xiàn)管腳的輸入、輸出和控制信號的測試。外部激勵通過TAP控制器的TDI依次移位進(jìn)入每個邊界掃描寄存器，然后對被測PAD的輸入管腳施加激勵進(jìn)行測試，最后將測試結(jié)果依次從TDO移出或者并行從被測PAD輸出管腳輸出。通過觀測TDO和被測PAD輸出管腳的輸出結(jié)果，來判斷PAD的連接是否出現(xiàn)問題。
[0005]如上所述，每個邊界掃描寄存器都是由寄存器和組合邏輯構(gòu)成，組合邏輯將功能路徑和測試路徑分開，并且可以在功能模式和測試模式下進(jìn)行路徑的切換。功能路徑是管腳與內(nèi)部邏輯之間的連接路徑，由于邊界掃描寄存器的插入，管腳和內(nèi)部邏輯之間存在多個邊界掃描寄存器單元，因此功能路徑受到了邊界掃描寄存器位置的影響。
[0006]為了更好的時序和不影響功能路徑，在集成電路的布局布線過程中，必須將邊界掃描寄存器放置在每個被測管腳的旁邊，特別是邊界掃描寄存器內(nèi)部的組合邏輯，因為組合邏輯將切換功能路徑和測試路徑，組合邏輯的位置直接影響功能路徑，如果路徑選擇的組合邏輯放置的距離管腳很遠(yuǎn)，那么功能路徑將會受到很大影響。


【發(fā)明內(nèi)容】

[0007]鑒于現(xiàn)有技術(shù)中存在的上述問題，本發(fā)明提供了一種集成了邊界掃描測試功能的管腳和包括該管腳的集成電路。
[0008]根據(jù)本發(fā)明的一方面，提供了一種用于集成電路的管腳，所述管腳包括至少一個邊界掃描寄存器、邊界掃描信號輸入引腳、邊界掃描信號輸出引腳以及從測試訪問端口(TAP)控制器接收邊界掃描控制信號的TAP控制信號端。
[0009]優(yōu)選地，所述TAP控制信號端包括從TAP控制器接收時鐘信號的測試時鐘輸入端和從TAP控制器接收測試模式選擇信號的測試模式選擇端。
[0010]優(yōu)選地，當(dāng)所述管腳為輸入管腳時，所述管腳包括用于接收信號的信號輸入引腳，且所述至少一個邊界掃描寄存器包括連接到所述輸入引腳的一個輸入邊界掃描寄存器。
[0011]優(yōu)選地，當(dāng)所述管腳為輸出管腳時，所述管腳還包括用于輸出信號引腳信號輸出引腳，且所述至少一個邊界掃描寄存器包括連接到所述輸出引腳的一個輸出邊界掃描寄存器。
[0012]優(yōu)選地，當(dāng)所述管腳為輸入/輸出管腳時，所述管腳還包括用于接收信號的信號輸入引腳和用于輸出信號引腳信號輸出引腳，且所述至少一個邊界掃描寄存器包括分別連接到輸入引腳和輸出引腳的輸入邊界掃面寄存器和輸出邊界掃描寄存器。
[0013]優(yōu)選地，當(dāng)所述管腳為三態(tài)管腳時，所述管腳還包括用于接收信號的信號輸入引腳、用于輸出信號引腳信號輸出引腳和用于接收控制信號的控制信號引腳，且所述至少一個邊界掃描寄存器包括分別連接到所述輸入引腳、輸出引腳和控制信號引腳的輸入邊界掃描寄存器、輸出邊界掃描寄存器和控制邊界掃描寄存器。
[0014]優(yōu)選地，所述至少一個邊界掃描寄存器為基于JTAG掃描測試的邊界掃描寄存器。
[0015]優(yōu)選地，至少一個邊界掃描寄存器經(jīng)由所述邊界掃描信號輸入引腳和邊界掃描信號輸出引腳與其它管腳相連而形成用于JTAG掃描鏈。
[0016]根據(jù)本發(fā)明的另一方面，提供了一種具有如上所述的管腳的集成電路。
[0017]由于根據(jù)本發(fā)明所提供的管腳中集成了邊界掃描寄存器，從而減少了芯片實現(xiàn)過程中管腳的輸入、輸出和控制信號的JTAG測試邏輯在管腳以外的插入，同時在布局布線中，可以避免由于管腳的輸入、輸出和控制信號的JTAG測試邏輯的位置所帶來的時序方面的負(fù)面影響，有利于時序的快速收斂。

【專利附圖】

【附圖說明】
[0018]通過下面結(jié)合附圖對實施例進(jìn)行的描述，本發(fā)明的這些和/或其他方面和優(yōu)點將會變得清楚和更易于理解，其中:
[0019]圖1為不出基于現(xiàn)有技術(shù)的集成電路芯片的頂層結(jié)構(gòu)的不意圖；
[0020]圖2為示出三態(tài)管教的示意圖；
[0021]圖3為示出根據(jù)本發(fā)明的示例性實施例的集成了邊界掃描寄存器的管腳的示圖；
[0022]圖4A、圖4B和圖4C為分別示出控制邊界掃描寄存器、輸出邊界掃描寄存器和輸入邊界掃描寄存器的示意圖；
[0023]圖5為示出根據(jù)本發(fā)明的示例性實施例的具有集成了邊界掃描寄存器的管腳的集成電路的頂層結(jié)構(gòu)的示意圖。

【具體實施方式】
[0024]現(xiàn)在對本發(fā)明實施例進(jìn)行詳細(xì)的描述，其示例表示在附圖中，其中，相同的標(biāo)號始終表示相同部件。下面通過參照附圖對實施例進(jìn)行描述以解釋本發(fā)明。
[0025]根據(jù)本發(fā)明的技術(shù)方案，在設(shè)計集成電路或管腳(PAD)庫單元設(shè)計過程中，將邊界掃描寄存器(BSR)集成到PAD中，并且PAD內(nèi)部的BSR完成局部JTAG掃描連的連接，因此在芯片設(shè)計過程中，只需要插入位置不敏感的TAP控制邏輯，并把PAD的BSR相關(guān)信號連接起來即可實現(xiàn)邊界掃面測試電路。
[0026]圖3為示出根據(jù)本發(fā)明的示例性實施例的集成了邊界掃描寄存器的管腳的示圖。圖3所示的管腳PAD為三態(tài)管腳，即，其包括了輸入引腳input、輸出引腳output和控制引腳 control。
[0027]此外，圖3所示的管腳PAD還集成了邊界掃描寄存器，即，所述管腳PAD還包括了連接到控制引腳control的第一邊界掃描寄存器110、連接到輸出引腳output的第二邊界掃描寄存器120和連接到輸入引腳input的第三邊界掃描寄存器130。
[0028]圖3中第一邊界掃描寄存器110、第二邊界掃描寄存器120和第三邊界掃描寄存器130可分別被實現(xiàn)為如圖4A所示的控制邊界掃描寄存器、圖4B所示的輸出邊界掃描寄存器和圖4C所示的輸入邊界掃描寄存器。由于圖4A所示的控制邊界掃描寄存器、圖4B所示的輸出邊界掃描寄存器和圖4C所示的輸入邊界掃描寄存器與現(xiàn)有技術(shù)中使用的控制邊界掃描寄存器、輸出邊界掃描寄存器和輸入邊界掃描寄存器的結(jié)構(gòu)相似，因此在此不再贅述。
[0029]另外，圖3所示的管腳PAD還可包括邊界掃描信號輸入引腳SI和邊界掃描信號輸出引腳SO。所述邊界掃描信號輸入引腳SI和邊界掃描信號輸出引腳SO用于其它管腳進(jìn)行信號交換，即，經(jīng)由所述邊界掃描信號輸入引腳SI從其它管腳將信號接收至管腳PAD并經(jīng)由所述邊界掃描信號輸出引腳SO將信號從所述管腳PAD輸出到其它引腳。
[0030]此外，圖3所示的管腳PAD還可包括從TAP控制器接收邊界掃描控制信號的TAP控制信號端CL0CK/M0DE。例如，所述的TAP控制信號端CL0CK/M0DE包括從TAP控制器接收時鐘信號的測試時鐘輸入引腳和從TAP控制器接收測試模式選擇信號的測試模式選擇引腳。
[0031]上面結(jié)合圖3描述了集成了邊界掃描寄存器的三態(tài)管腳的實施例。結(jié)合圖3所描述的技術(shù)方案可應(yīng)用于僅具有輸入引腳、僅具有輸出引腳和具有輸入和輸出引腳的管腳。
[0032]例如，當(dāng)管腳為僅具有輸入引腳的管腳時，其可僅包括連接到輸入引腳的如圖3所示的第三邊界掃描寄存器130的輸入邊界掃描寄存器。
[0033]例如，當(dāng)管腳為僅具有輸出引腳的管腳時，其可僅包括連接到輸出引腳的如圖3所示的第二邊界掃描寄存器120的輸出邊界掃描寄存器。
[0034]例如，當(dāng)管腳為具有輸入引腳和輸出引腳的管腳時，其可包括連接到輸入引腳的如圖3所示的第三邊界掃描寄存器130的輸入邊界掃描寄存器以及連接到輸出引腳的如圖3所示的第二邊界掃描寄存器120的輸出邊界掃描寄存器。
[0035]下面，結(jié)合圖5描述具有集成了邊界掃描寄存器的集成電路。圖5為示出根據(jù)本發(fā)明實施例的具有集成了邊界掃描寄存器的集成電路的示意圖。
[0036]如圖5所示，根據(jù)本發(fā)明實施例的集成電路包括了內(nèi)部邏輯CORE、測試訪問端口(TAP)控制器200以及多個管腳，其中，所述多個管腳包括上面參照圖3所描述的輸入管腳、輸出管腳、輸入輸出管腳以及三態(tài)管腳。
[0037]這里，TAP控制器200具有用于JTAG掃描測試的測試輸入輸入(TDI)弓丨腳、測試時鐘輸入(TCK)引腳、測試模式選擇(TMS)引腳、測試復(fù)位輸入(TRST)引腳和測試數(shù)據(jù)輸出(TDO)引腳。由于TAP控制200及其引腳可由現(xiàn)有技術(shù)的TAP控制器及其引腳實現(xiàn)，因此省略對其的描述。
[0038]同時，如上所述，所述集成了邊界掃描寄存器的多個管腳PAD中的每一個管腳均包括了邊界掃描信號輸入引腳SI和邊界掃描信號輸出引腳so。
[0039]圖5所示的集成電路的多個管腳所包括的邊界掃描寄存器通過各自的邊界掃描信號輸入引腳SI和邊界掃描信號輸出引腳SO順序串聯(lián)，從而形成一條JTAG掃描鏈，S卩，形成了 TAP控制器的TDI引腳一SI — SO — S1...........— SO — SI — SO — TAP控制器的TDO的JTAG掃描鏈，這里，SI和SO分別表示向邊界掃描寄存器的掃描輸入或從邊界掃描寄存器的掃描輸出。
[0040]由于現(xiàn)有技術(shù)的JTAG掃描技術(shù)可應(yīng)用于如圖5所示的集成電路的JTAG掃描，因此省略對圖5所示的集成電路的JTAG掃描方案的描述。
[0041]根據(jù)本發(fā)明的技術(shù)方案中，由于將邊界掃描寄存器(BSR)集成到了管腳(PAD)，因此邊界掃描寄存器及其內(nèi)部的組合邏輯的位置被限制在了 PAD內(nèi)部，所以集成電路的布局布線過程中，不需要考慮BSR相關(guān)邏輯的放置，功能路徑不會由于組合邏輯的位置而受到影響，更有利于時序快速收斂。
[0042]雖然已表示和描述了本發(fā)明的一些實施例，但本領(lǐng)域技術(shù)人員應(yīng)該理解，在不脫離由權(quán)利要求及其等同物限定其范圍的本發(fā)明的原理和精神的情況下，可以對這些實施例進(jìn)行修改。
【權(quán)利要求】
1.一種用于集成電路的管腳，其特征在于包括: 至少一個邊界掃描寄存器； 邊界掃描信號輸入引腳； 邊界掃描信號輸出引腳；以及 從測試訪問端口控制器接收邊界掃描控制信號的測試訪問端口控制信號端。
2.根據(jù)權(quán)利要求1所述的管腳，其特征在于，所述測試訪問端口控制信號端包括從測試訪問端口控制器接收時鐘信號的測試時鐘輸入端和從測試訪問端口控制器接收測試模式選擇信號的測試模式選擇端。
3.根據(jù)權(quán)利要求1所述的管腳，其特征在于，當(dāng)所述管腳為輸入管腳時，所述管腳包括用于接收信號的信號輸入引腳，且所述至少一個邊界掃描寄存器包括連接到所述輸入引腳的一個輸入邊界掃描寄存器。
4.根據(jù)權(quán)利要求1所述的管腳，其特征在于，當(dāng)所述管腳為輸出管腳時，所述管腳還包括用于輸出信號引腳信號輸出引腳，且所述至少一個邊界掃描寄存器包括連接到所述輸出引腳的一個輸出邊界掃描寄存器。
5.根據(jù)權(quán)利要求1所述的管腳，其特征在于，當(dāng)所述管腳為輸入/輸出管腳時，所述管腳還包括用于接收信號的信號輸入引腳和用于輸出信號引腳信號輸出引腳，且所述至少一個邊界掃描寄存器包括分別連接到輸入引腳和輸出引腳的輸入邊界掃面寄存器和輸出邊界掃描寄存器。
6.根據(jù)權(quán)利要求1所述的管腳，其特征在于，當(dāng)所述管腳為三態(tài)管腳時，所述管腳還包括用于接收信號的信號輸入引腳、用于輸出信號引腳信號輸出引腳和用于接收控制信號的控制信號引腳，且所述至少一個邊界掃描寄存器包括分別連接到所述輸入引腳、輸出引腳和控制信號引腳的輸入邊界掃描寄存器、輸出邊界掃描寄存器和控制邊界掃描寄存器。
7.根據(jù)權(quán)利要求1所述的管腳，其特征在于，所述至少一個邊界掃描寄存器為基于JTAG掃描測試的邊界掃描寄存器。
8.根據(jù)權(quán)利要求7所述的管腳，其特征在于，至少一個邊界掃描寄存器經(jīng)由所述邊界掃描信號輸入引腳和邊界掃描信號輸出引腳與其它管腳相連而形成用于JTAG掃描鏈。
9.一種具有如權(quán)利要求1-8中的任一權(quán)利要求所述的管腳的集成電路。
【文檔編號】G01R31/317GK104049203SQ201410171098
【公開日】2014年9月17日 申請日期:2014年4月25日 優(yōu)先權(quán)日:2014年4月25日
【發(fā)明者】王金城 申請人:三星半導(dǎo)體(中國)研究開發(fā)有限公司, 三星電子株式會社